为实现高并行计算,全同态加密硬件加速系统需要例化大量密码学原语操作单元。模乘作为全同态加密中最重要的原语操作,其电路实现面积对加速系统面积有较大影响。针对现有模乘器设计中资源使用较多、支持参数范围较小和依赖硬核IP等问题,本文设计了一种基于FPGA的高效蒙哥马利模乘器。该模乘器在算法层面通过NTT-Friendly模数特性、压缩和编码等方法降低计算量,在电路层面通过分时复用和数据整合等方法减少资源。此外,该模乘器支持参数配置以实现不同位宽的蒙哥马利模乘。实验结果表明,本文设计的蒙哥马利模乘器在位宽为32比特时,时钟频率223 MHz,延迟26.9 ns,LUT使用1 313个,FF使用213个,相较于对比对象,资源平均减少32%,延迟平均提高16%,但结构更灵活,具有较强的适用性。
航空发动机电子控制器是以众多大规模集成电路为核心设计的复杂电路系统,传统的基于物理探针的接触式故障注入与检测方法已无法满足这种复杂电路的测试性设计需求。针对航空发动机电子控制器核心电路提出一种基于边界扫描的故障注入与检测方法。在核心电路分析的基础上,设计了边界扫描菊花链、边界扫描控制器,具备基于芯片间互联和基于芯片内部边界扫描单元进行故障注入与检测的能力,结合发动机超转保护逻辑验证了两种方式的故障注入与检测功能。
毫米波雷达作为一种重要的传感技术,广泛应用于自动驾驶、智能交通、安防监控及工业检测等领域,具有高精度和抗干扰能力。随着电源完整性、信号完整性及热稳定性研究的不断深入,国内外在这些领域均取得显著进展。然而,现有研究多侧重于单一方面,未能全面综合考虑电源噪声、信号干扰与热效应的相互作用。本文提出了一种联合仿真方法,通过多物理场分析整合电源、信号和热效应,以优化毫米波雷达硬件系统的整体性能。此外,还提出了一种电容优化策略,在关键频段内增加电容配置,有效提升电源完整性,确保系统稳定性。仿真与实验结果表明,本文所提出的方法显著改善了电源分配网络(PDN)的阻抗特性,降低了电源噪声和信号干扰,并优化了系统的热管理。通过这些创新方法,本研究从多个维度提升了高速电路系统的综合性能,为毫米波雷达应用的高性能硬件设计提供了新的优化思路和方法。
针对卷积网络在存内计算电路上部署时采用统计法计算模/数转换系数导致网络性能下降问题,设计了一种基于存内计算的卷积网络量化方法。该方法首先对卷积层的激活值、权重系数量化,然后根据存内计算电路单Tile数据流特点,设计基于单Tile的模/数转换系数量化网络,之后,设计一种基于KL散度的方法计算模/数转换系数,最后,将模/数转换系数映射为电导值,同时与卷积层中的激活值、权重量化系数进行融合,并转换为移位和定点数乘形式,实现卷积网络在存内计算电路上的部署推理。软件仿真实验结果表明,与其他模/数转换系数计算方法相比,本文所设计的量化方法对网络性能影响较小,并适用于卷积网络多位宽混合量化。由于软件仿真完全模拟存内计算电路数据流过程,因此所提方法可以在存内计算电路工程中应用。
在特种设备试验过程中,需要对试验数据进行采集与存储,针对试验过程中数据传输速率不高以及传输可靠性的问题,设计了一种FPGA与千兆以太网结合的数据传输系统,采用UDP协议提高数据传输速率的同时加入数据重传机制以及包计数以提高数据传输的可靠性。此外,选用卷积码的编码方式实现数据的校验与纠错,进一步提高数据传输的速率与可靠性。在Xilinx公司(已被AMD收购)的FPGA板卡上进行验证,实验结果证明FPGA+千兆以太网的数据传输是可行的,且有效提高了数据传输速率,具有良好的可维护性和稳定性,能够在实际工程中应用。
随着智能交通系统的发展,车牌识别系统已经从传统PC平台转为便携式的嵌入式终端,对现有的车牌识别系统的精度、速度以及安全性提出了更高的要求。RISC-V是一款具有开源、精简、高效、低功耗、模块化等优点的指令集架构,具有高度灵活性。本文设计了一种基于蜂鸟E203 RISC-V处理器的车牌识别系统,并采用改进的基于八方向的Sobel算子高精度边缘检测算法,在达芬奇PRO开发板上搭建系统进行硬件实现。实验结果表明,该系统识别正确率为97%,平均识别时间在46 ms左右,具有较高的识别准确率和实时性,与传统的车牌识别系统相比,该系统具有较高性价比。
针对机载通信软件开发硬件资源紧缺、开发和测试效率低等问题,设计并实现了基于QEMU和华为私有云的实时仿真验证平台,模拟运行可配置的嵌入式目标机环境和锐华操作系统,实现TDMA协议时隙仿真,并通过SCHED_RR优先级策略提升仿真实时性,采用网络命名空间及VPN技术构建多节点虚拟网络,该平台用于开展机载通信设备的嵌入式协议软件的实时仿真和自动化测试,有效提升了软件开发测试的效率和质量。
基于LMK04828高性能时钟芯片,结合多板卡级联时钟多通道JESD204B同步采样应用场景,依次从分频器及锁相环两个方向分析了分频系数对时钟输出相位确定性的影响。在此基础上,设计跨板级联时钟同步验证系统,围绕系统说明模式配置注意事项、第二级锁相环分频器系数条件、SYNC信号与SYSREF之间时序约束,并给出具体的同步控制流程。最后,通过反复上下电重新同步以及单次上电后反复触发SYSREF脉冲输出实验,确认跨板级联时钟芯片输出时钟相位关系均保持不变,证实了同步方案的有效性及相位确定性。
复杂电磁环境条件下多目标信号同时出现,综合测试系统需具备对同时到达信号的独立实时分析能力,受限于宽带数据量巨大,现有系统无法对多目标信号进行无缝提取与实时处理。为满足宽带内高密度目标信号原始IQ数据的提取需求,本文基于FPGA高速数字信号处理技术实现带宽内多通道任意频点下变频与可变分析带宽抽取滤波,配合组帧与分时调度读取控制,通过DDR4缓存和PCIe 3.0×4总线上传,可实现80 MHz中频带宽内同时分离出最多32路最大分析带宽300 kHz的目标信号原始IQ数据。系统在显示宽带信号频谱的同时能够自适应多路不同IQ数据速率,实现多通道IQ数据的无缝传输,在测量过程中支持随时对目标信号数目、频率与带宽参数进行修改与数据实时提取。该项技术为宽带内多目标信号实时参数分析奠定了基础,提高了综合测试系统的高密度信号实时处理能力。
以UC3842芯片为例,提出了一种基于华峰公司STS8200的模拟芯片性能测试方案。本文对芯片的几个重要参数(基准电压、负载调整率、线性调整率、振荡器频率、上升沿与下降沿时间等)的测试方法和测试程序进行了研究。最终通过实验验证,各个参数的实验结果均在有效值范围以内。实验结果表明,在测试了10颗芯片并对第10颗芯片进行LOOP 100次后,芯片的测试良率为100%,说明测试方案真实有效。
