随着航空航天、深空探测、量子计算等前沿领域对电子系统在极端温度环境下工作的需求日益增长,锗硅异质结双极晶体管(SiGe HBT)因其优异的低温性能和与硅基工艺的兼容性,成为宽温区高性能集成电路的关键器件。然而,现有商用集约模型在极低温条件下精度不足,难以准确描述器件行为。基于Mextram模型架构提出了一种适用于80~400 K宽温范围的SiGe HBT集约模型。通过对主电流模型和基极电流模型中理想因子与饱和电流的温度依赖性建模,引入临界电流对异质结势垒效应进行了精细化建模,显著提升了模型在低温下的仿真精度。进一步设计了涵盖直流与射频特性的宽温测试方案,并提出了宽温模型的参数提取流程。实验结果表明,所提出的模型在宽温范围内与实测数据吻合良好,直流特性的平均相对误差小于20%,验证了模型的有效性与实用性。
温度是影响集成电路性能、可靠性与能效的关键变量之一。依托标准CMOS工艺的低成本与高集成度优势,CMOS温度传感器在传统温度范围内已形成较成熟的实现体系,并广泛服务于消费电子、汽车电子、电源/电池管理与SoC热管理等场景。与此同时,量子计算等低温电子学应用推动测温需求向 77 K、4 K甚至更低温区延伸,使“跨室温至超低温”的连续温域感知与可迁移标定成为新挑战。文中系统回顾 CMOS温度传感器在室温与低温/超低温下的器件基础、传感架构与读出策略:首先梳理室温域主流方案,包括基于BJT/MOS的PTAT/CTAT组合、基于多种TCR电阻的阻性方案以及时间/频率域(如环振)读出方案,并对不确定度、能耗、面积与标定成本等指标进行对比;随后总结BJT冻结效应、MOS阈值变化及 SiGe器件等低温特性对换能增益、线性度与噪声/失配的影响;最后综述近年面向4 K及更低温区的代表性Cryo-CMOS测温实现与线性化/标定方法,归纳其在温区覆盖、分辨率、功耗、面积与阵列化能力方面的设计权衡,为从常温SoC热监测到量子控制芯片冷端测温的应用选型提供参考。
采用4T GC-eDRAM存储单元设计了面向低温应用的可编程存算一体电路。首先提出了双字线读出结构,避免了存储单元的数据破坏问题;其次依据计算数据分布集中于零的特点,提出了强零编解码电路进一步降低电路的读出功耗;最后提出了可编程的近存计算电路,其能够支持逻辑运算、加减乘除等算术运算。采用TSMC 65 nm低功耗工艺进行设计验证,实验结果表明,该存算一体电路对卷积运算加速比最高达到6倍,轻量级数据加密加速比达到12.3倍。在-40~85 ℃范围内,读/写与计算能效比超过6T SRAM结构。由于本电路基于GC-eDRAM设计,其性能与漏电流及刷新频率强相关。当温度进一步降低到液氮温区(如77 K)时,晶体管的漏电被急剧抑制,刷新周期可大幅延长,电路的性能得到极致发挥,使得设计的电路在低温计算方面拥有巨大优势。
JESD204B接口协议的链路建链稳定性是保障高速数据通信可靠性的核心前提,对提升高速数据采集传输系统的性能具有重要意义。针对传统JESD204B IP核在高低温等恶劣环境下链路建链成功率低、故障定位效率差的问题,提出一种兼顾环境适应性与可调试性的JESD204B IP核优化方案。采用分层优化策略,在JESD204_phy核中引入XADC温度采集模块,根据实时温度区间动态配置高速接口参数,提升链路抗温度漂移能力;在JESD204_core核中增设链路建链超时响应模块,通过错误类型分类统计与有序复位控制避免建链超时导致的链路阻塞,并为故障定位提供量化依据。搭建“ADC+FPGA”数据采集传输验证系统架构,在-55~125 ℃宽温范围内测试。实验结果表明,在极限高低温工况下链路建链成功率较传统方案提升约8%,且能有效定位故障原因,验证了该优化IP核的高可靠性与工程实用性,可满足恶劣环境下的高速数据传输需求。
针对双通道冗余电子控制器的热备份工作方式,提出了一种基于CPLD的多功能通道管理模块设计方案,实现高效的主备通道间数据交换和同步。采用串行外设接口(SPI)进行通信及同步,管理模块作为SPI通信主机,实现向主备通道的数据广播和主备通道之间的直接桥接,同时具备通信数据的监听能力。仿真结果表明,串口通信管理功能正常,SPI桥接及广播由时序逻辑带来的延时为30 ns,系统实时性好。基于所设计的双通道冗余电子控制器进行了SPI数据传输功能的测试,结果表明,在串口回传及SPI数据交换测试中,数据完整性好,满足设计要求。
DPWM是数字控制开关电源的核心,为解决DPWM高分辨率与系统工作频率的矛盾,设计了一种基于FPGA的高分辨率DPWM方案,基于传统计数-比较器结构实现4 ns 14位低分辨率延迟单元,采用进位延迟链实现100 ps 7位高分辨率延迟单元。提出的新型混合结构可实现对上升沿和下降沿的高分辨率延迟独立调节,并具有实时自校准单元保证延迟线的调整精度,防止梯度调整跨过低分辨率周期造成失调稳定性问题。该架构采用进位延迟链级联设计且PWM通过BUFG全局驱动,可进行自动全局布线,提高了系统移植性。实验结果表明,该架构的高分辨率延迟单元都在100 ps以下,平均延迟为67 ps,具有较高的线性度和单调性。
多芯片模块(MCM)封装是提升集成电路性能与集成度的关键技术,其布局设计对系统性能与成本具有重要影响。依赖仿真和实验的传统设计方法效率低下,难以实现在复杂设计空间中的有效权衡。文中提出一种融合自动化仿真、代理模型与多目标优化算法的散热-成本协同设计策略。首先,利用Python二次开发实现数值模拟的全流程自动化,大幅提升仿真效率;然后,建立芯片间距与最高温度间的高精度代理模型,基于支持向量回归(SVR)实现热性能的快速预测,在此基础上结合MCM成本模型,采用改进的NSGA-II多目标算法高效搜索Pareto最优前沿。测试结果表明,所获得的Pareto前沿曲线优于原始布局方案,自动化框架和智能算法显著提升了MCM协同设计效率,为散热性能与成本的权衡提供了依据。
随着晶体管工艺节点持续微缩,纳米级集成电路时序收敛面临严峻挑战。传统电路仿真虽可评估单元网表与版图性能,但其计算密集型特性导致时间成本高昂。文中提出了一种融合图卷积网络(GCN)与多层感知机(MLP)的延迟优化敏感单元预测模型:首先基于输入信号状态动态调整网表晶体管尺寸;接着通过GCN解析单元网表结构,生成晶体管连接关系与工艺参数的同构图表征;最终将拓扑特征与传统时序特征融合输入MLP,预测单元优化潜力以定位延迟优化敏感单元。实验结果表明,对优化潜力最大的前10个延迟优化敏感单元,预测准确率达到了83.2%(前5单元达75.3%),相较于SPICE仿真,延迟优化敏感单元查找时间从小时级降至分钟级,加速约600倍。该方法可精准识别关键优化目标,为版图设计师提供晶体管级优化参数,显著提升了时序收敛效率。
为了自动搭接低轨道卫星通信网中呼叫方和被叫方之间的微波通信链路,需要构建专门的微波程控交换机实现这一功能,微波开关阵列适配器模块是该设备的关键部件。该适配器模板基于PXI总线设计,其系统控制器通过PCI总线桥对本地遵循ISA总线规范的I/O适配器进行访问操作,实现对微波开关的分合控制操作和遥测状态检测操作。PCI总线桥采用低成本的PCI9052实现,本地ISA总线的逻辑信号生成和I/O适配器电路则采用国产FPGA电路编程实现。适配器模板开发完成之后在实验室对所实现的主要功能和性能指标进行了测试,与预期目标相符。
介绍了一种压控电流源电路的工作原理,该电路在传统Howland电流源电路的基础上进行改进,采用差动运放电路结构构建电压-电流转换电路,利用FPGA控制DAC输出不同的电压,实现4~24 mA电流输出。论证和分析了运放、DAC、电阻网络等因素对电流输出精度的影响,为器件选型、电路设计提供了指导。提出采用线性拟合方式进行补偿,有效提高了电流输出精度。经过测试,基于SGM8249运放搭建的恒流源电路在-30~70 ℃温度条件下,电流输出在4~24 mA范围内,最大误差不超过0.03 mA,相对满量程误差小于0.15%,满足实际工程应用中电流输出精度小于0.3%的需求。
在片上系统调试验证过程中,常遇到与电源特性有关的问题。实际系统中的电源因存在内阻、走线阻抗、封装阻抗等因素,输出电压会随负载变化而波动。在片上系统(System on Chip,SoC)的设计中,除了一些“为测试而设计的电路”(Design For Test,DFT)外,通常还有一些“为调试而设计的电路”(Design For Debug,DFD)。示波器作为模拟量信号的主要观测工具,被广泛应用于电压随时间变化的波形观测;逻辑分析仪作为数字电信号的主要观测工具,用于观察数字电路信号的时序逻辑、总线上的信号等。通过逻辑分析仪实时观测调试接口向外输出系统状态时,可以与示波器所表征系统性能的物理量相互关联,从而更好地定位问题、解决问题。例如,在低压、大电流的片上系统中,通过降低供电电压能有效节省功耗。最低有效工作电压受到电源电压波动的影响,采用数模协同测试方法能有效分析波动的成因、优化电源波动,从而提升系统性能。
