一款400 μm2用于极短距离接收机具有中频补偿的56 Gb/s PAM4反相器型连续时间线性均衡器

王梦豪, 赵潇腾, 董志成, 张淼, 刘术彬, 朱樟明

集成电路与嵌入式系统 ›› 2024, Vol. 24 ›› Issue (3) : 27-34.

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集成电路与嵌入式系统 ›› 2024, Vol. 24 ›› Issue (3) : 27-34.
研究论文

一款400 μm2用于极短距离接收机具有中频补偿的56 Gb/s PAM4反相器型连续时间线性均衡器

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A 400 μm2 56 Gb/s PAM4 inverter-based CTLE with mid-frequency compensation for extra short reach receivers

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摘要

高速极短距离有线数据接口是芯粒间互连的重要技术方案。传统的基于电流模逻辑的连续时间线性均衡器由于高电源电压和无源器件的使用已经无法满足芯粒间数据接口高密度、小型化、低功耗的需求。针对该问题,本文提出了一种带中频补偿的反相器型连续时间线性均衡器,可在极短距离应用中传输28 Gb/s非归零信号以及56 Gb/s四电平脉冲幅度调制信号。本设计采用28 nm CMOS工艺实现,核心面积仅为400 μm2。经过-9.4 dB@14 GHz的极短距离信道后,基于版图的仿真结果表明,所提出的连续时间线性均衡器使28 Gbaud的非归零信号与四电平脉冲幅度调制信号眼宽分别提升0.14 UI与0.41 UI,眼高提升328 mV与119 mV,56 Gb/s 四电平脉冲幅度调制信号工况下功耗为6.12 mW。

Abstract

High-speed extra short reach (XSR) wireline interfaces are an important technical solution for chiplets interconnection.The traditional continuous time linear equalizer (CTLE) based on current mode logic (CML) has gradually failed to meet the demand for high-density,miniaturization,and low-power consumption of chiplet data interfaces due to the use of high supply voltage and passive components.To address this problem,this paper proposes an inverter-based CTLE with mid-frequency compensation (MFC) to transmit 28 Gb/s non-return to zero (NRZ) signals as well as 56 Gb/s 4-level pulse amplitude modulation (PAM4) signals in XSR applications.The design is implemented in a 28 nm CMOS process with a core area of only 400 μm2.After an XSR channel at -9.4 dB@14 GHz,the post-layout simulation results show that the proposed CTLE improves the eye width of the 28 Gbaud NRZ and PAM4 signals by 0.14 UI and 0.41 UI,and the eye heights by 328 mV and 119 mV,respectively.The power consumption is 6.12 mW at 56 Gb/s PAM4 signaling.

关键词

连续时间线性均衡器 / 反相器型 / 有源电感负载 / 中频补偿 / 四电平脉冲幅度调制 / 芯粒

Key words

CTLE / inverter-based / active inductive load / mid-frequency compensation / PAM4 / Chiplet

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王梦豪 , 赵潇腾 , 董志成 , 张淼 , 刘术彬 , 朱樟明. 一款400 μm2用于极短距离接收机具有中频补偿的56 Gb/s PAM4反相器型连续时间线性均衡器[J]. 集成电路与嵌入式系统, 2024, 24(3): 27-34
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中图分类号： TN43 (半导体集成电路(固体电路))   

0 引言

随着人工智能、自动驾驶、云计算等应用的不断发展,计算机的算力增长已触碰功耗、存储、面积等瓶颈[1-2]。同时,随着工艺制程的微缩芯片的设计成本急剧增长[2],其良率却随着集成规模提升而下降,导致集成系统的成本进一步提升。基于此背景,芯粒(Chiplet)技术应运而生。对比传统单片集成方案,芯粒技术具有以下优势:① 芯粒规模缩小有助良率的提升;② 可以在最适合的工艺节点设计所需功能的芯粒实现制程优化;③ 大大提高芯粒复用性;④ 芯粒采购与系统集成的便捷性提升。
为了实现芯粒的复用性与互连通用性,芯粒间数据接口至关重要。超短距离(Ultra-Short Reach,USR)和极短距离(Extra-Short Reach,XSR)接口是光互连论坛(Optical Internetworking Forum, OIF)提出的用于芯粒间的通信标准[3]。其中,XSR可用于芯粒与光电转换模块之间的连接,支持56 Gb/s PAM4的信令格式。由于较低的插入损耗,该场景可以仅使用接收机中的连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)提供信道损耗补偿。然而,由于高带宽密度与高能效的要求,芯粒间接口的均衡器需要在紧凑的面积与有限功耗下实现多电平信号的均衡。
基于传统电流模逻辑(Current Mode Logic, CML)架构的CTLE原理图和版图如图1所示[4]。CTLE的极点和零点由源极退化阻抗控制。这种架构在过去几年被广泛采用[5⇓⇓-8],但随着CMOS工艺特征尺寸的缩小和电源电压的降低,基于CML的CTLE难以提供低功耗的解决方案,因为它需要高电源电压来保持3个堆叠器件的正常工作状态。同时,该架构利用无源电感峰化技术来提高带宽,占用了过大的面积。为了节省电感面积并扩展带宽,负电容电路(Negative Capacitance Circuit,NCC)可被用于抵消负载电容的影响[4]。然而,这种解决方案增加了电路功耗,并且难以实现高频负电容。
图1 采用电感峰化与NCC技术的CML CTLE原理图与版图示意

Fig. 1 Schematic and layout of CML based CTLE with inductive peaking and NCC technique

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为解决传统CML CTLE的上述问题,本文拟采用一种反相器型的连续时间线性均衡器(Inverter-Based CTLE)设计方案,应用于28 Gb/s NRZ/56 Gb/s PAM4接收机,其顶层架构如图2所示。电路包括两级CTLE,一个失调电压校正电路和一级可编程增益放大器(Programmable Gain Amplifier,PGA)。
图2 所提出的基于反相器的CTLE顶层架构

Fig. 2 The architecture of the proposed inverter-based CTLE

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反相器型CTLE使用天然具有高跨导的CMOS三态反相器作为基本单元,为高能效、小型化均衡器提供了解决方案。CMOS三态反相器单元既实现了功率的可扩展性,也有助于通过等比例设计来缓解工艺偏差的敏感度。与传统CML CTLE相比,反相器型CTLE对工艺缩放鲁棒性强、功耗更低且版图面积显著减小。
本文结构如下:第1节首先介绍信道及终端寄生网络的模型;第2节详细介绍了反相器型模拟单元及其原理;第3节阐述了所提出的反相器型CTLE;第4节给出了仿真结果与分析。

1 信道及终端寄生网络的模型

有线通信中的信道本质上可看作低通滤波器,数据信号的高频分量受到更大的衰减,导致码间干扰(Inter-Symbol Interference, ISI)现象[9]。位于接收机模拟前端的CTLE的功能便是补偿信道的高频损耗,使信道与均衡器的联合特性趋近全通的平坦响应,从而减少码间干扰。
不失一般性,以图3为例的信号终端寄生网络评估28 Gbaud信号的码间干扰情况。输入信号码型为215-1伪随机比特序列(Pseudorandom Binary Sequence, PRBS)。首先,信号通过键合线进入接收机,之后依次经过芯片焊盘、静电放电(Electrostatic Discharge,ESD)保护器件和终端50 Ω匹配电阻。键合线电感的评估值约为1.5 nH,封装电阻约为1 Ω,焊盘寄生电容约为100 fF,ESD中二极管的提取寄生电容约为100 fF。
图3 信号终端寄生网络原理图

Fig. 3 The parasitic network schematic of terminations

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图4显示了上述信道在14 GHz奈奎斯特频率下的衰减为4.8 dB。然而,当信道与接收机芯片的输入端连接时,它不再保持理想的终端连接状态,由于封装寄生效应而额外增加了4.6 dB的衰减。图5的单比特脉冲响应显示经过信道和封装寄生的衰减后,CTLE输入端信号包含了前后标,从而导致码间干扰。图6显示了CTLE输入端的眼图。从中可以看出,56 Gb/s的PAM4信号经过信道与终端寄生网络的衰减后,眼图已基本闭合。
图4 信道与封装寄生影响的信号衰减

Fig. 4 Signal attenuation affected by channel and package parasitic

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图5 CTLE输入端的脉冲响应

Fig. 5 Pulse response before the CTLE

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图6 CTLE输入端的眼图

Fig. 6 Eye diagram of the CTLE input signal

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2 反相器型模拟单元及其原理

反相器在数字电路中使用广泛,但在适当偏置下,也可以用作性能良好的模拟跨导单元。基于反相器的CTLE中多使用CMOS三态反相器作为有源放大器、有源负载和有源电感,并可通过使能开关便捷地调谐其参数。首先,分析反相器型放大器的特性。基于三态反相器的有源放大器单元如图7所示,当反相器中PMOS和NMOS器件均处于饱和状态时,可看作跨导(Gm)单元[10]。反相器的总跨导Gm是PMOS和NMOS器件各自的gm之和。为便于后续分析,假设gmn=gmp=gm,且忽略gds的影响,则反相器的等效跨导可以表达为:
Gm=gmp+gmn=2gm
(1)
此外,三态反相器单元也有不同的架构用作差分放大器,如图8所示。
图7 基于三态反相器的有源放大器单元

Fig. 7 Active amplifier based on tri-state inverter

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图8 基于三态反相器的差分有源放大器单元

Fig. 8 Differential active amplifiers based on tri-state inverter

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图8(a)架构中较大的开关管尺寸会在信号输出节点引入过多的寄生电容而减小电路带宽;图8(b)架构中的主驱动晶体管与开关晶体管交换位置,不会引入过多的寄生电容,但会由于开关晶体管的导通电阻引起源极退化效应,从而提供较低的跨导 Gm[11];图8(c)架构中的公共源极节点则可以看作虚拟地,所以不会产生源极退化现象[12]。因此,本文采用图8(c)结构作为CMOS三态反相器的基本单元。
图9中的二极管连接型反相器表现为自偏置的有源电阻负载。当PMOS和NMOS器件驱动强度相同时,标称输出电压介于电源和地电位之间,该偏置点可使驱动晶体管均处于饱和状态,从而确保输出具有足够的摆幅。同样,有源负载的gds可以忽略不计,则等效有源电阻可以表达为:
R=12(gm+gds)≈12gm
(2)
反相器单元可以用有源电感来替代无源电感[13],减小芯片面积的开销。本设计中使用的有源电感器架构如图10所示。
图9 基于三态反相器的有源电阻单元

Fig. 9 Active resistor based on tri-state inverter

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图10 基于三态反相器的有源电感单元

Fig. 10 Active inductor based on tri-state inverter

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为便于分析,假设Cgsn=Cgsp=Cg,则反相器的等效栅电容可近似表达为:
Cgs=Cgsn+Cgsp=2Cg
(3)
忽略输出跨导gds并求解小信号模型,有源电感器的输入阻抗可以表达为:
Z=1Gm1+sRCgs1+sCgs/Gm=1Gm1+s/ωZ1+s/ωT
(4)
式中,ωT为反相器的截止频率,由Gm/Cgs给出。而反馈电阻R和反相器栅电容Cgs引入了零点ωZ。对于频率范围ω≪ωT,该阻抗可简化为:
Z≈1Gm(1+s/ωz)=1Gm+sRωT
(5)
图11显示了使用二极管和有源电感负载的两个单位缓冲器之间的比较。与二极管连接的反相器相比,反馈电阻将反相器栅电容与输出电容负载隔离,提供了一个零点用作在高频处增加阻抗[13]。当R=1/Gm时,式(4)中的极点和零点抵消,负载阻抗成为一个值为1/Gm的高带宽电阻。
图11 单位增益放大器带宽对比

Fig. 11 Bandwidth comparison of unity gain amplifiers

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由于二极管连接使反相器的栅极和漏极节点短路,二极管负载缓冲器具有传递函数:
Gdiode(s)=-11+sCL+CgsGm
(6)
当CL=Cgs(即扇出数为1)时,上述传递函数可化简为:
Gdiode(s)=-11+2s/ωT
(7)
另一方面,有源电感器负载缓冲器的增益传递函数为:
Gind(s)=-1+sRCgs1+sCL+CgsGm+s2RCLCgsGm
(8)
当CL=Cgs且R=1/Gm时,Gind(s)简化为:
Gind(s)=-1+sCgsGm1+sCL+CgsGm+s2CLCgsGm2=-11+s/ωT
(9)
可以观察到,对于给定的参数,使用有源电感器能够使单位缓冲器的带宽加倍。实际上,由于寄生参数的存在,带宽扩展会小于2倍,但仍然可以通过增加反馈电阻R来补偿。
此外,还需要分析有源负载的噪声贡献,以确保牺牲噪声来换取带宽增加是值得的[13]。首先,分析二极管连接的单位缓冲器噪声,如图12(a)所示。每个反相器的噪声功率谱密度(Power Spectral Density, PSD)为4kTγGm,其中,γ为器件的噪声因子(假设PMOS和NMOS器件具有相同的γ)。对于二极管负载的单位缓冲器来说,其输出电压噪声的PSD可表达为:
vn, diode 2¯Δf=8kTγGm|1Gm11+2s/ωT|2
(10)
链路应用中的噪声性能指标可以通过输出的总积分噪声表征,其可表达为:
vn, diode 2¯=∫0∞8kTγGnn|1Gm11+j2πf×2/ωT|2df=γkTCgs
(11)
同理,如图12(b)所示,有源电感负载的单位缓冲器的输出噪声PSD和总积分噪声可以分别表达为:
vn,diode2¯Δf=8kTγGm1Gm1+sRCgs1+sCL+CgsGm+s2RCLCgsGm2+4kTRR1+sCgs/Gm1+sCL+CgsGm+s2RCLCgsGm2
(12)
vn,ind2¯=2kTγ1+GmRCgs/CLCL+Cgs+kTGmR+Cgs/CLCL+Cgs
(13)
当R=1/Gm且CL=Cgs时,上述表达式简化为:
vn,ind2¯=(2γ+1)kTCgs
(14)
两种缓冲器输出的噪声功率比值变为:
vn,ind2¯vn,diode2¯=2γ+1γ=2+1γ
(15)
图12 单位增益放大器噪声模型

Fig. 12 Unity gain amplifier noise models

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使用有源电感器后,带宽增加了两倍,因此噪声功率本质上应加倍。额外的噪声贡献则来自电阻器的热噪声,其取决于器件噪声因子γ。对于现代先进工艺,γ约为2,这意味着有源电感器负载的单位缓冲器以均方根(Root Mean Square, RMS)噪声增加了0.58倍为代价来换取电路带宽倍增的效果。在速度和面积为瓶颈的典型链路应用中,这种额外的噪声量是可接受的[13]。

3 所提出的反相器型CTLE

基于反相器的连续时间线性均衡器原理图如图13所示,基于CMOS反相器的CTLE由两级CTLE和一级PGA组成。为了将均衡好的信号输出到片外进行测试,加入一级输出缓冲器。电路中的Gm、GmL、Gmp和Gmo均采用图8(c)所示的差分有源放大器单元。
图13 基于反相器的连续时间线性均衡器原理图

Fig. 13 Schematic of inverter-based continuous time linear equalizer

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为了保证足够的线性度,使用1.2 V电源电压供电。通过将均衡器分成两个CTLE子级,可以获得更大的增益带宽积。其中,第一级CTLE采用了一种混合增益架构,将高、中频的增益补偿合并到同一级中,减少了CTLE级数,从而降低寄生极点数量。
两级CTLE均引入了以有源电感为负载的单位增益缓冲器,用于补偿信号在高频处的衰减。如图11(b)所示,电路增益可近似表达为跨导放大器与有源电感负载的比值,即:
Gm/mLs=-Gm(1+sRCgs)GmL+s(CL+Cgs)+s2RCLCgs
(16)
两级CTLE不同之处在于第一级并联了具有带通特性的跨导单元Gmp,引入中频补偿(Mid-Frequency Compensation)来补偿信号的衰减。
带通跨导单元Gmp的小信号模型如图14所示,由小信号模型可以得到带通跨导单元的增益表达式近似为:
Gmps=-Cc(1-GmpRF)sGmp+s(RcCcGmp+Cgs+Cc)+s2RcCcCgs
(17)
图14 带通跨导单元Gmp的小信号模型

Fig. 14 Small signal model for bandpass transconductance unit Gmp

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图15为带通跨导单元Gmp的中频补偿效果对比。结果表明,Gmp跨导单元能够降低中频处信道衰减的滚降速度,有效提高CTLE的均衡效果。此外,在第二级CTLE中添加了失调电压校正电路,以修调电路的非对称性和PVT变化等问题。在CTLE之后使用PGA以驱动大的负载电容,PGA通过有源电感作负载的可编程跨导放大器实现。
图15 带通跨导单元Gmp的中频补偿效果对比

Fig. 15 Mid-frequency compensation effect of bandpass transconductance unit Gmp

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在本设计中,反相器强度与有源电感负载中的调零电阻均可调谐,这对给定带宽要求的电路提供了更加灵活的设计空间。有源电感中的调零电阻通过互补传输门实现,而不是传统的多晶硅电阻或者阱电阻,不仅提高了调谐精度,还大大减小了版图面积与寄生电容。CTLE电路所有的基本单元(跨导单元、有源电感负载、调零电阻)均采用相同的最小设计规则进行布局,以实现高面积效率和工艺一致性。

4 仿真结果与分析

本设计的反相器型CTLE采用28 nm CMOS工艺实现,核心版图如图16所示,总面积为400 μm2。采用Mentor Calibre工具提取版图寄生参数进行仿真验证。输入-输出信号的幅频响应与单位脉冲响应结果分别如图17和图18所示。
图16 基于反相器的连续时间线性均衡器版图面积

Fig. 16 Layout of inverter-based continuous time linear equalizer

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图17 CTLE输入端与输出端的信号衰减对比

Fig. 17 Signal attenuation comparison between CTLE input and output

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图18 CTLE输入端与输出端的脉冲响应对比

Fig. 18 Pulse response before and after the CTLE

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由图17和图18可以看出,基于反相器型的CTLE可以将信道和封装寄生造成的-9.4 dB@14 GHz衰减补偿至-1.1 dB@14 GHz。同时,CTLE可以增大主标的幅值,并有效地衰减造成码间干扰的后标。
为了更好的反映反相器型CTLE性能,使用相同工艺设计了一款基于CML的CTLE,其版图如图19所示。总面积为5 442 μm2,超过反相器型CTLE的10倍,功耗为9.58 mW。基于CML的CTLE消耗的面积与功耗均大于基于反相器型的CTLE。当两种CTLE输入相同信号时,二者的输出眼图仿真结果如图20所示。其中,28 Gb/s NRZ信号输入CTLE前的眼宽为0.77 UI,眼高为157 mV,而经反相器型CTLE输出后,其眼宽为0.91 UI,眼高为485 mV;经CML型CTLE输出后,其眼宽为0.91 UI,眼高为340 mV。56 Gb/s PAM4信号输入CTLE前眼图闭合,而经反相器型CTLE输出后,其眼宽为0.41 UI,眼高超过90 mV;经CML型CTLE输出后,其眼宽为0.40 UI,眼高超过80 mV。对比可知,基于反相器型的CTLE的输出信号质量要优于CML型CTLE。
图19 基于CML的连续时间线性均衡器版图面积

Fig. 19 Layout of the CML based CTLE

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图20 眼图对比

Fig. 20 Eye diagram comparison

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本文提出的基于反相器型的CTLE与近年来发布的均衡器之间的性能比较如表1所列,与CML型的CTLE相比,本文所设计的基于反相器型的CTLE可以在更小的面积下实现更好的均衡效果。
表1 均衡器性能对比

Table 1 Comparison of equalizer performance

指标 本工作 本工作 参考文献[7] 参考文献[14]
工艺/nm 28 28 45 16
CTLE架构
调制方式		 反相器型
NRZ/PAM4		 CML
NRZ/PAM4		 CML
NRZ		 CML
NRZ
数据率/Gbps 28/56 28/56 40 56
插入损耗/dB
功耗/mW		 -9.4@14G
6.12		 -9.4@14G
9.58		 -5.5@20G*
2		 -8@28G
6
面积/mm2 0.0004 0.0054 0.0031** 0.004
*CTLE所实现的高频补偿 **从芯片照片中估算得到

5 结语

由于传统的CML型CTLE无法满足先进工艺下高速有线接口对功耗和面积的要求,本文针对极短距离56 Gb/s PAM4信号传输提出一种带中频增益补偿的反相器型CTLE。其采用具有高跨导的CMOS三态反相器作为基本单元,构筑了有源放大器和有源电感器单元并分析了其工作原理与带宽、噪声等性能。为扩展带宽,所提出的反相器型CTLE由两级CTLE和一级PGA组成。第一级CTLE中引入了带通特性的跨导单元用于中频补偿,减小了中频处信道衰减滚降速度。本设计中,反相器的强度和有源电感的调零电阻均可调谐。基于28 nm CMOS工艺,所提出的CTLE总面积仅为400 μm2,功耗为6.12 mW。仿真结果表明,CTLE可以将-9.4 dB@14 GHz的信道衰减补偿至-1.1 dB,提高脉冲响应主标的同时降低后标。所提出的CTLE能够使28 Gbaud的NRZ与PAM4信号眼宽分别提升0.14 UI与0.41 UI,眼高提升328 mV与119 mV。与近年来发布的CML型CTLE相比,本文提出的带中频补偿的反相器型CTLE在更小的面积下实现了更好的均衡效果。

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ZHENG K, FRANS Y, CHANG K, et al. A 56 Gb/s 6 mW 300 um 2 inverter-based CTLE for short-reach PAM2 applications in 16 nm CMOS[C]// 2018 IEEE Custom integrated circuits conference(CICC).IEEE, 2018:1-4.
本文引用 [1]

基金

高能效多电平宽范围高速数据接口接收机关键技术研究(62374126)
高效模拟前端集成电路和集成系统(62021004)
超高速模数转换器集成电路测试验证系统(62227816)
高速射频模数转换器芯片研究(2022YFB4401900)
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