面向高帧率CMOS图像传感器的12位列级全差分SAR/SS ADC设计

牛志强; 陈志坤; 胡子阳; 王刚; 刘剑; 吴南健; 冯鹏

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集成电路与嵌入式系统 ›› 2024, Vol. 24 ›› Issue (5) : 48-54.

CMOS图像传感器研究专栏

面向高帧率CMOS图像传感器的12位列级全差分SAR/SS ADC设计

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Design of a 12-bit column level fully differential SAR/SS ADC for high-frame rate CMOS image sensors

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摘要

针对高帧率CMOS图像传感器的应用需求,提出一种结合逐次逼近型(Successive Approximation Register,SAR)和单斜坡(Single Slope,SS)结构的混合型模拟数字转换器(Analog to Digital Converter, ADC)。该ADC的分辨率为12位,其中SAR ADC实现高6位量化,SS ADC实现低6位量化。该ADC采用了全差分结构消除采样开关的固定失调并减少非线性误差,同时在SAR ADC中采用了异步逻辑电路进一步缩短转换周期。采用110 nm 1P4M CMOS工艺对该电路进行了设计和版图实现,后仿真结果表明,在20 MHz的时钟下,转换周期仅为3.3 μs,无杂散动态范围为77.12 dB,信噪失真比为67.38 dB,有效位数为10.90位。

Abstract

Aiming at the application requirements of high frame rate CMOS image sensors,a hybrid analog-to-digital converter (ADC) combining successive approximation register (SAR) and single slope (SS) structures is proposed.The resolution of this ADC is 12-bit,with SAR ADC achieving high 6-bit quantization and SS ADC achieving low 6-bit quantization.The ADC adopts a fully differential structure to eliminate fixed misalignment of the sampling switch and reduce nonlinear errors.At the same time,asynchronous logic circuits are used in SAR ADC to further shorten the conversion cycle.The circuit is designed and implemented using 110 nm 1P4M CMOS technology.The post-layout simulation results show that at clock frequency of 20 MHz,the conversion period is only 3.3 μs,the spurious free dynamic range is 77.12 dB,the signal-to-noise distortion ratio is 67.38 dB,and the effective bit is 10.90 bits.

关键词

高帧率CMOS图像传感器 / 混合型列ADC / 单斜ADC / 逐次逼近型ADC / 电流舵DAC

Key words

high-frame rate CMOS image sensor / hybrid column level ADC / single slope ADC / sequential approximation register ADC / current steering DAC

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牛志强 , 陈志坤 , 胡子阳 , 王刚 , 刘剑 , 吴南健 , 冯鹏. 面向高帧率CMOS图像传感器的12位列级全差分SAR/SS ADC设计[J]. 集成电路与嵌入式系统, 2024, 24(5): 48-54

NIU Zhiqiang , CHEN Zhikun , HU Ziyang , WANG Gang , LIU Jian , WU Nanjian , FENG Peng. Design of a 12-bit column level fully differential SAR/SS ADC for high-frame rate CMOS image sensors[J]. Integrated Circuits and Embedded Systems, 2024, 24(5): 48-54

中图分类号： TN43 (半导体集成电路(固体电路))

0 引言

高帧率CMOS图像传感器(CMOS Image Sensor,CIS)可用于研究分析人眼所不能察觉的高速现象,在众多科学研究和工程领域得到了广泛应用。在高帧率CIS中,模拟数字转换电路(Analog to Digital Converter, ADC)是其中的核心电路,主要用于将模拟域像素信号转换为数字信号,其性能对成像质量和帧率有着重要影响。高帧率CIS主要采用列级ADC结构,这是因为与像素级ADC和芯片级ADC相比,列级ADC能够在面积、功耗及采样率之间取得较好的平衡^[1-2]。

受到像素宽度的限制,传统列级ADC一般采用结构简单且面积较小的SS ADC,但是SS ADC完成量化需要2^N个时钟周期(N为ADC的分辨率),其转换时间较长,难以满足高帧率CIS的设计需求。与之相比,SAR ADC完成量化仅需N个时钟周期,可大幅提升ADC的量化速率,然而,其中电容阵列的面积将随ADC的分辨率指数增加,难以在保证精度的前提下将其应用于CIS的列电路^[3-4]。

近年来,研究人员提出了结合以上两种ADC优点的混合型列级ADC架构^[5-6],但仍存在工作时钟频率较高不能满足大面阵应用的问题,且在抗共模干扰能力和转换速率方面还有待进一步提升。本文提出并设计了一种面向高帧率CIS的12位列级全差分SAR/SS ADC。其中,高6位由SAR ADC进行量化,低6位由SS ADC进行量化。该ADC在20 MHz的时钟频率下转换周期仅为3.3 μs,与传统12位SS ADC 204.8 μs的转换周期相比,节省了98.4%,且与传统SAR ADC相比,电容阵列中单位电容个数得以大幅减小,节省了芯片面积。此外,该ADC采用全差分结构,一方面可增强其抗共模干扰的能力,另一方面可消除采样开关的固定失调,减小了非线性误差^[7]。与此同时,其中的SAR逻辑电路采用异步逻辑电路实现,相较于同步逻辑电路,SAR ADC量化所需时间减少约80%。

1 ADC架构

1.1 SAR/SS ADC的整体架构设计

本文所提出的混合型全差分SAR/SS ADC的整体结构框图如图1所示。主要模块包括栅压自举开关(Bootstrap Switch)、电容阵列数模转换器(Digital to Analog Conversion,DAC)、高速高精度比较器、斜坡发生器、SAR逻辑电路、计数器以及用于数字码保存的寄存器等。其中,高6位由SAR ADC进行量化,低6位由SS ADC进行量化,因此结合了SAR ADC高速和SS ADC小面积的优点。

图1 本文提出的SAR/SS ADC整体结构框图

Fig. 1 The overall structure block diagram of the proposed SAR/SS ADC

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该ADC电路采用了全差分的结构,以增强电路抗共模干扰能力并减小采样开关引起的误差。其中,栅压自举开关用于采样输入信号,两个电容阵列的上极板连接到输入信号,由斜坡发生器产生的上升斜坡和下降斜坡接入电容阵列中对应单位电容C_U的下极板。此外,高速高精度比较器由SAR ADC和SS ADC共用,以节省面积与功耗。在数字模块中,SAR逻辑电路用于根据比较器结果将V_REF与GND连接到电容阵列的下极板上;计数器用于控制斜坡发生器产生斜坡信号;寄存器用于存储ADC量化产生的数字码值。

1.2 SAR/SS ADC工作原理

图2展示了SAR/SS ADC工作时序,转换过程可分为4个阶段。在T1阶段,消除了比较器失调电压;T2为采样阶段,当EN_SH为高时,栅压自举开关S1、S2闭合,输入信号Vip与Vin被采样到电容上极板等待ADC量化。

图2 SAR/SS ADC工作时序

Fig. 2 The working timing of SAR/SS ADC

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T3为高6位SAR ADC量化阶段,当采样信号EN_SH由“1”变为“0”时,所有逻辑单元完成复位,SAR Logic根据比较器比较结果将电容阵列的下级板分别连接到V_REF与GND。当第6位量化完成后,若比较器输出为“0”,则V_DACN与V_DACP保持不变;若比较器输出为“1”,则再逼近一次,以确保SAR ADC量化完成后V_DACN始终大于V_DACP。

V_DACP与V_DACN之间的电压差为残余电压,根据电荷重分配原理,此时电容阵列的输出Vsig电压可表示为:

V s i g = V r e s + \overset{6}{\sum_{i = 1}} [\frac{V_{R E F}}{2^{i}} \cdot (2 C_O_{M} [i] - 1)]

(1)

在T4阶段,即低6位SS ADC量化阶段,此时计数器开始计数,斜坡发生器产生的上升斜坡和下降斜坡分别从GND变为V_REF/2和V_REF/2变为GND,由2⁶个台阶组成,每个台阶高V_REF/2⁷。经过电容阵列分压后,V_DACP和V_DACN中的每个台阶高度为V_REF/2¹³。当比较器输出由低电平变为高电平时,计数器对应的6个数字码即为低6位的量化结果。此时的Vsig可以表示为:

V s i g = \overset{6}{\sum_{i = 1}} [\frac{V_{R E F}}{2^{i}} \cdot (2 C_O_{M} [i] - 1)] + \overset{6}{\sum_{j = 1}} [\frac{V_{R E F}}{2^{6 + j}} C_O_{L} (j)]

(2)

在T4阶段结束后,将存储在寄存器中的高6位与低6位量化结果进行结合,即为12位SAR/SS ADC的最终量化结果,并在下一次量化开始前一次性输出。

2 关键电路设计

2.1 比较器

常见比较器分为静态比较器与动态比较器,静态比较器虽然有更好的噪声性能,但设计中对带宽与增益提出了更高的要求,使得功耗大幅增加。而动态比较器没有静态电流,功耗更小,且可以通过对其中的前置运放和动态锁存器设计实现精度与速度的折衷,不足之处在于较大的输入失调电压会使得分辨率下降。为满足比较器对速度与精度的要求,本文采用动态比较器结构,其整体结构如图3所示,包括3个低增益、高带宽的前置放大器及锁存器电路,并通过将运放的失调电压存储在输出电容上消除失调电压^[8]。

图3 比较器电路结构

Fig. 3 Comparator circuit structure

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比较器中的前置放大器一方面可以对输入信号进行放大,以此提高比较速度,另一方面可以隔离动态比较器的反冲噪声对前置电路的影响,其结构如图4(a)所示。其中,M6与M7为二极管连接方式的负载,M5与M8为电流源类型的负载。M3作为复位开关,在每个比较周期后把两个输出端设置为相同电压,缩短结果互换的时间,进而提升整体比较速度。为了减小动态锁存器失调电压V_OS的影响,前置放大器要满足以下要求(其中,LSB为ADC可以量化的最低有效位(Least Significant Bit,LSB)):

\frac{1}{2} L S B \cdot A_{v}^{3} > V_{O S}

(3)

锁存器由失调电压较小的模拟锁存器和数字锁存器构成,如图4(b)所示。当LATCH为0时,锁存器复位,VOP与VON分别通过M7与M8被复位到VDD,A点与B点也分别通过M3和M4被复位到VDD,C点被复位到一个与输入共模电平相关的中间电平。当LATCH为1时,比较器开始比较,VON和A点通过M1放电,在LATCH上升沿初期,由于A点电压等于VDD,M1处于饱和区,同理,在比较初期M2也工作于饱和区。两条放电通路的放电速度由VAP和VAN的相对大小决定,当两通路电压下降到一定程度后输出分离,从而得到比较结果。

图4 电路图

Fig. 4 Circuit diagram

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2.2 斜坡发生器

本文的斜坡发生器采用电流舵型DAC结构,其整体架构如图5所示^[9]。核心模块包括开关阵列、电流源阵列以及输出驱动电路,数字模块为开关阵列提供驱动。为了减少数字码跳变产生的毛刺,采用二进制编码与温度计编码结合的编码方式,其中低4位仍采用二进制编码,高2位由“23”译码器转换为温度计编码,并通过产生非交叠时钟控制差分开关阵列保证每条支路都有电流通过。在数字模块控制下,在电阻R1与R2上产生具有差分特性的上升和下降斜坡。此外,电流源阵列采用相较单管具有更高稳定性的共源共栅(cascode)结构,可以对开关管的源极抖动起到很好的屏蔽作用。

图5 电流舵型DAC结构框图

Fig. 5 Current steering DAC block diagram

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在开关阵列的设计中,差分开关阵列由3层PMOS管构成,其中,M3、M4为源漏相连的伪MOS管结构以抑制时钟馈通效应。M5、M6管的栅极接GND,在整个电路处于工作时,这两个PMOS管一直处于导通状态,通过分别对晶体管尺寸进行设计,减小了控制信号 VA 和 VB 在切换的过程中由沟道电荷注入效应在输出节点产生的毛刺。

3 仿真结果与分析

本文所提出的SAR/SS ADC电路基于110 nm 1P4M CMOS工艺设计,电源电压为3.3 V。

3.1 比较器仿真结果

动态比较器的仿真结果如图6所示。图6(a)为比较器的功能仿真,在20 MHz时钟下,VIP和VIN分别输入1.6±1 mV的斜坡信号,由图可知,当VIN>VIP时,比较器的输出信号发生翻转。图6(b)为采用输出消失调技术优化后采用随机抽样的方式对比较器进行了蒙特卡洛仿真,仿真点数为200。在仿真过程中考虑了工艺波动(Process)与器件失配(Mismatch)对比较器失调电压的影响。结果显示比较器的整体失调电压3σ值为206.8 μV,小于LSB/2,满足设计指标。

图6 比较器仿真结果

Fig. 6 Comparator simulation results

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3.2 斜坡发生器仿真结果

电流舵斜坡发生器的仿真结果如图7所示。从图7(a)可以看出,斜坡发生器产生的上升与下降斜坡关于交点中心对称,电压范围为0.5~1.5 V,满足SS ADC量化阶段输入范围要求。图7(b)展示了电流舵斜坡发生器的积分非线性(Integral Nonlinearity,INL)特性,可以看出其INL小于1/4 LSB,满足设计指标。

图7 电流舵型DAC仿真结果

Fig. 7 Current steering DAC simulation results

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3.3 SAR/SS ADC功能仿真

本文所提出的全差分SAR/SS ADC系统工作时钟为20 MHz,一个转换周期的仿真结果如图8(a)所示。可以看出,一次采样转换周期为3.3 μs,其中比较器失调校准与采样阶段用时20 ns,SAR ADC量化阶段采用异步逻辑电路,可以在40 ns内完成量化,图8(b)展示了其量化细节,其量化速度取决于数字逻辑电路的速度。在SAR ADC完成高6位量化后,为了留下足够的设计裕量,SS ADC将在第100 ns开始量化,共需要64个时钟周期,即3.2 μs,完成低6位量化,其细节放大图如图8(c)所示。

图8 SAR/SS ADC的功能仿真

Fig. 8 Functional simulation of SAR/SS ADC

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3.4 SAR/SS ADC性能仿真

图9给出了所提出SAR/SS ADC的动态特性仿真结果。在采样率为303 ksps,输入频率为38 kHz下进行动态性能仿真,实现了70.32 dB的信噪失真比(Signal-to-Noise and Distortion Ratio,SNDR),有效位(Effective Number of Bits,ENOB)为11.39位,无杂散动态范围(Spurious-Free Dynamic Range,SFDR)为83.44位。

图9 SAR/SS ADC动态特性仿真结果

Fig. 9 SAR/SS ADC dynamic characteristics simulation results

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此外,功耗也是列级ADC要考虑的重要指标,本文所提出的SAR/SS ADC的工作电压为3.3 V,系统工作时钟为20 MHz。仿真结果表明,在3.3 μs的转换周期下,列电路的整体功耗为169 μW,其中模拟部分的功耗为135 μW,数字部分的功耗为34 μW。根据式(4)对SAR/SS ADC的品质因子(Figure of Merit, FoM)进行计算,得到其FoM为0.208 pJ/step。

FoM=(功耗×转换周期)/2^ENOB

(4)

表1将本文提出的列级ADC的仿真结果与现有论文中发表的混合型ADC进行了对比,可以看出,在较低的时钟频率下进一步缩短了ADC的转换周期,在速度与面积之间实现了很好的折衷。

表1 ADC性能对比

Table 1 ADC performance comparison

参数	参考文献[8]	参考文献[10]	本文
工艺/nm	110	180	110
电源电压/V	3.3/1.2	1.8	3.3
时钟/MHz	20	25	20
结构	SAR/SS	SAR/SS	SAR/SS
分辨率/bit	12	10	12
面积/mm²	0.27	—	0.05
转换周期/μs	4.1	1	3.3
ENOB/bit	11.83	9.44	11.39
SFDR/dB	90	—	83.44
SNDR/dB	73.2	60.49	70.32
功耗/μW	—	127	169
FoM/pJ·step^-1	—	0.183	0.208

4 版图设计

SAR/SS ADC版图设计如图10所示,本文基于110 nm 1P4M CMOS工艺设计实现了该ADC电路的版图。其中,图10(a)为放在CIS列电路中的模块,包括栅压自举开关、电容阵列、比较器、数字逻辑以及寄存器等模块,单列尺寸为70×740 μm²。图10(b)为多列共用的电流舵型DAC,其整体面积为276×282 μm²。

图10 SAR/SS ADC版图设计

Fig. 10 SAR/SS ADC layout design

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随后,在303 ksps的采样率下,输入38 kHz的正弦信号对其动态性能进行后仿真验证,仿真结果如图11所示。实现了10.9位的ENOB、77.12 dB的SFDR以及67.38 dB的SNDR。相较前仿真结果,ADC的性能损耗在可接受范围内,表明版图设计具有较好的可靠性。

图11 SAR/SS ADC动态特性版图后仿真结果

Fig. 11 SAR/SS ADC dynamic characteristics of the post-layout simulation results

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5 结语

面向高帧率CMOS图像传感器的应用需求,基于110 nm CMOS工艺设计实现了一款12位列级全差分SAR/SS ADC。在SAR ADC中采用了异步逻辑,进一步缩短高6位量化时间。在SS ADC设计中,通过优化电流舵型DAC提高了斜坡信号的线性度。后仿真结果表明,在20 MHz时钟下,采样率达到303 ksps,有效位数达到10.90位,SFDR为77.12 dB,SNDR为67.38 dB。

参考文献

原文顺序 | 文献年度倒序 | 文中引用次数倒序

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国家自然科学基金重点项目(62134004)

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收稿日期	出版日期
2024-03-01	2024-05-01
发布日期
2024-05-13

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