高性能计算和智能计算中非规则数据访问模式常常导致传统数据预取技术失效,而以往依赖利用固定规则或基于特定程序上下文的离线学习模型也难以适应运行时动态变化的访存模式。虽然Pythia强化学习(RL)预取框架通过在线学习展现出良好的适应性,但在极端非规则负载下仍需要针对性调优,限制了实际应用的泛化能力。文中提出一种上下文感知的强化学习预取框架IEP(Irregular Enhanced Pythia),旨在增强对非规则访存模式的预测能力。该框架包含两方面创新:其一,提出非规则特征增强模块,引入地址位掩码和访问顺序距离两类状态特征,捕捉内存分配器行为在时间和空间上潜藏的规律,从而提升对非规则访存的表征能力;其二,提出分层奖励策略模块,通过信心感知与带宽敏感的动态奖励机制,精细化地引导智能体学习过程,从而加速策略优化并提升最终性能。实验基于ChampSim仿真器,测试多种非规则负载。实验结果表明,相比Pythia框架,文中方案在Ligra、PARSEC等典型非规则负载上的平均准确率最高提升2.27%,单核平均IPC最高提升2.90%,并在多核环境下保持稳定性能。
针对脉冲神经网络(Spiking Neural Network,SNN)事件驱动与稀疏激活导致的指令流膨胀问题,提出一种基于RISC-V的SNN专用指令集处理器(ASIP)加速核心。与基于FPGA、忆阻器等高度专用化方案不同,通过扩展RISC-V指令集,将突触向量点积与LIF/IZH神经元状态更新等热点算子在指令级进行融合,并复用GCC工具链与多核RISC-V平台以获得良好的可编程性与可扩展性。核心集成SIMD向量运算、定点计算单元与事件驱动乘法器,并提供p.lif/p.izh等扩展指令。基于GVSoC虚拟平台的评估表明,在MNIST-MLP等应用中单核最高可达14.6信加速,并在1~16核下保持近线性扩展,同时推理精度与软件基线接近。
桥梁伸缩缝的完整性和可靠性是保障行车安全、延长基础设施使用寿命的关键,然而,传统检测方法往往存在重复性高、耗时长以及对交通运行干扰较大等问题。为此,提出了一种用于长期监测桥梁伸缩缝健康状态的端云融合声学监测系统。在多座桥梁18个月的监测期间,共采集了约21 000条桥梁伸缩缝声纹数据,且由经验丰富的公路工程师标注,制作成可靠的声纹识别数据集。基于该数据集构建了一种自适应端云融合检测算法框架。边缘设备采用基于支持向量机的级联分类模型,实现轻量化的实时推理;云端则利用基于门控循环单元的深度学习模型进行更精确的分析。其中,部署于边缘设备的级联分类模型分类准确率为96.7%,其95%置信区间为(0.963 2, 0.966 8);云端的基于门控循环单元的模型分类准确率为98.2%,其95%置信区间为(0.978 3, 0.982 3)。此外,所提出的自适应两级分类策略将数据传输量降低至总数据量的5%以下。实验结果表明,该系统能够为桥梁伸缩缝健康监测提供一种可靠、高效且准确的解决方案。
针对传统FMCW雷达收发系统在小型化设备中存在的体积冗余、链路损耗大、抗电磁干扰弱等问题,设计并实现了一款应用于4.2~4.4 GHz频段、适配飞行器高度表的高集成度 FMCW 雷达收发 SiP 模块。该模块基于系统级封装(SiP)技术,采用4层BT基板实现多芯片异质集成,内部集成发射链路、接收链路及时钟发生器,通过DDS生成500~700 MHz信号并经一次变频至目标频段,具备发射功率控制、接收增益调整及扫频波形配置功能。系统发射输出功率为20 dBm,接收链路最大增益为80.5 dB,收发隔离度≥90 dB,封装尺寸仅为14 mm×14 mm。测试结果表明,该模块发射功率平坦度小于1 dB,最大增益下噪声系数仅4.08 dB,FMCW信号线性度达0.012%,可实现千米级高度检测,完全适配飞行器小型化、低功耗及高信号稳定性的应用需求。
设计了一种面向桥梁结构健康监测的快速傅里叶变换(Fast Fourier Transform,FFT)硬件加速器与上位机系统。硬件部分采用顺序型结构的基4 FFT架构,以单蝶形复用方式完成运算,在保证功能完整性的同时有效降低资源开销与功耗,实现4点、16点、64点、256点等FFT点数可配置。为实现数据交互与可视化,进一步开发了上位机平台,实现了对加速器的参数配置、运行控制和频域结果的实时显示与分析。硬件加速器同时在CMOS 180 nm工艺下完成验证,可在100 MHz工作频率下保持稳定运行。系统可应用于桥梁振动信号处理,能够准确提取主要频率分量,满足桥梁结构健康监测对实时性、精度和能效的综合需求。
星载合成孔径雷达(Synthetic Aperture Radar,SAR)实时成像处理需在星上资源严格受限、空间辐照恶劣条件下实现多模式、大运算量计算。研制专用SAR 成像处理SoC(System on Chip)芯片,通过专用计算引擎电路实现算法加速,可有效提高实时成像处理效率。在专用芯片设计过程中,需验证其功能边界及异常场景,而如何提升专用算法加速电路的验证覆盖率是核心难题。提出一种基于细粒度电路匹配建模的SAR成像处理芯片的验证方法,对每个计算引擎建立独立的细粒度参考模型,在实现运算功能基础上增加对电路运算精度、电路执行优先级等特征建模,解决了传统参考模型无法用于SAR计算引擎数据比对难题。在此基础上,基于UVM(Universal Verification Methodology)构建可复用、可扩展的验证环境,采用算法功能加随机配置的双组合验证策略。经测试验证,本文方法可将计算引擎验证覆盖率提升14%~30%,满足SAR实时成像处理应用需求。
双晶体管无电容(2T0C)增益单元存储器因超长数据保持时间和三维集成潜力,成为高密度嵌入式存储的有力候选。然而,大规模2T0C阵列的写入一致性易受多种数据退化机制影响,需要通过存储器信道建模来提高可靠性,但传统存储节点电压(VSN)因非线性电容和耦合效应而存在阶段性表征歧义。为此,提出一种以存储电荷(QSN)为核心的Z-信道统一模型,用于精确描述写入与保持过程。该模型不仅避免了VSN的表征歧义,更能直接量化记忆效应、阵列寄生和保持泄漏这三类退化机制。为验证模型普适性,对多种工艺节点的2T0C阵列进行了蒙特卡洛仿真对比分析。结果表明,微缩AOSFET器件尺寸能有效抑制记忆效应、改善大阵列写入一致性,并能够实现7 500 s的数据保持时间。
针对当前VPX(VITA46.0 Base Standard,VITA46.0基准标准)架构在航空航天、国防电子等领域国产化应用中对系统级健康管理的迫切需求,提出并设计了一种基于飞腾处理器、FPGA与MCU协同架构的国产化健康管理模块(Health Management Module,HMM),并将其深度集成于VPX系统框架,实现对系统运行状态的全方位、智能化、全生命周期的监控与管理。健康管理模块基于VITA46.0规范与IPMI协议,通过三核心单元协同形成“飞腾处理器+FPGA+MCU”三级协同、分工明确、互为冗余的核心控制架构,显著提升系统可靠性与容错能力,降低运维成本。飞腾D2000/8承担系统级健康状态决策、数据融合处理及全局调度;FPGA作为加速控制单元,负责高速数据采集、精确时序控制及自定义接口扩展;MCU专注于电压、温度等关键参数的实时采集、本地故障预警、IPMI总线及以太网通信。模块集成国产传感器、通信接口及协议等,软硬协同实现对VPX系统内关键部件的状态监测、故障诊断及故障预测等健康管理功能。通过模块化设计、标准化接口及自定义协议,模块可无缝嵌入现有VPX系统,提升系统运维效率与国产化率。文中方案全面采用国产化器件与技术路线,具备自主知识产权,符合国家自主可控战略要求,为VPX架构下高性能嵌入式系统的国产化、智能化、可持续化运维提供了可复制、可推广的技术范式。实验及应用结果表明,该健康管理模块在恶劣环境下表现出高可靠性与精准监测能力,具备较高应用价值。
针对自主研发DSP(Digital Signal Processor)片上资源有限,大规模数据和程序存储空间不足等问题,提出并设计一种可配置的外部存储接口EMIF(External Memory Interface)。通过4个可配置的片选空间寄存器,并利用增强型直接存储访问模块实现与8/16/32位ASRAM、SDRAM以及SBSRAM三种存储器的突发访问。通过编写测试平台,比较读出数据和写入数据的一致性,对EMIF进行功能验证。结果表明,本文读/写功能正确,在40 nm低阈值工艺、200 MHz工作频率下,面积为25 119.360 2 μm2,功耗为1.296 mW。
针对高精度逐次逼近型模/数转换器中的电容失配问题,设计了一种基于正弦信号输入的前台校准技术,通过采集内核数据进行多次拟合使其SNR满足指标后,获取电容失配寄存器值并进行OTP烧录,在不影响模/数转换器采样速率的同时能够有效提高转换精度和信噪比。该前台校准技术是在LMS算法基础上变化而来的,通过SAR ADC采集16 KB内核数据经MATLAB非线性最小二乘拟合,借鉴LMS算法思想对该残差信号进行多次迭代,每次迭代都会对ADC的每一位权重进行相应调整,经过约1000次迭代后,SNR为88 dB,SFDR为98 dB,分别比校准前提高了22 dB与17 dB。仿真和测试结果表明,该校准技术能够有效提升ADC输出性能。
介绍了基于FPGA芯片及宽带DAC芯片AD9739A实现的任意干扰波形信号发生器。发生器充分利用FPGA丰富的逻辑、RAM、DSP及高速接口等资源,实现了千兆/万兆以太网、ARM软核处理器及高速缓存等功能模块,实现高速通信及数据处理功能。为满足快速切换宽带任意调制信号波形需要,并适配采样率高达2.5 GSa/s的高速DAC芯片AD9739A,在FPGA内部采用多达20个低速并行DDS IP核产生波形数据,然后用高速时钟按顺序输出这20个波形数据。该过程中需精心设计数据流程及高速数据读/写时序,以实现任意干扰波形信号DAC功能。本信号发生器在项目中得到了成功应用,取得了良好的效果。
