随着集成电路特征尺寸不断缩小,天线效应对芯片可靠性的影响日益凸显。层分配作为物理设计的关键环节,需将二维布线结果分配到多层三维空间,但不合理的层分配会导致导线形成过长天线,积累过多电荷而击穿栅极。然而,现有研究主要聚焦于时延和通孔优化,并未充分考虑天线效应,且先进制程中广泛应用的非默认规则线技术因线宽更大,会加剧天线效应。为此,提出一种先进制程下考虑天线效应的层分配算法,包含四项核心策略:天线代价感知的动态规划策略,在初始阶段即减少天线违规;高层优先的导线段重分配策略,精确控制高层天线面积增长;时序感知的非默认规则线替换策略,在控制时延影响的前提下修复违规;网格边资源协商策略,通过跨线网协同释放布线资源。实验结果表明,算法在保持时延和通孔数优良性能的同时,显著减少了天线违规线网和引脚数量。
随着现场可编程门阵列(Field Programmable Gate Array, FPGA)在高性能计算、人工智能推理以及5G通信等领域的广泛运用,其电路设计规模与时序约束复杂度持续攀升,对静态时序分析(Static Timing Analysis, STA)的运行效率提出了更高的要求。现有FPGA STA工具多依赖于单核或多核中央处理器(Central Processing Unit, CPU)架构,虽在算法层面不断优化,但在处理大规模FPGA设计时仍面临计算瓶颈与内存访问效率不足等问题。近年来,图形处理器(Graphics Processing Unit, GPU)凭借大规模并行计算能力,为提升FPGA STA性能提供了新的机遇。然而,现有GPU架构下的内存访问模式、时序图环路检测优化与异构并行加速计算策略等问题,制约了GPU加速方法在FPGA STA场景中的应用效果。针对上述问题,文中提出一种基于高效异构并行策略加速的FPGA STA算法。首先,针对传统面向对象数据结构在CPU-GPU异构架构下存在的内存访问不连续及字段交错导致带宽利用率低等问题,提出了基于数组结构体的数据结构布局策略,并结合数据重排等优化操作,有效降低了访存延迟并提升了带宽利用率,为高性能FPGA STA计算引擎提供数据基座。其次,针对时序图环路检测效率不足及鲁棒性欠佳的现状,设计了一种基于颜色传播的并行环路检测优化算法,实现了FPGA STA前处理阶段的高效加速;进一步地,提出了面向CPU-GPU异构并行架构的任务分解与时序图遍历过程的设计方法,实现了对延迟计算、层次化处理及图传播等STA 核心操作的高效加速。最后,在OpenCores与工业级FPGA测试集上的实验结果表明,相比传统CPU实现,文中方法可实现3.125~33.333倍的运行时间加速比,且整体性能优于OpenTimer工具,上述研究为大规模FPGA设计中的高效时序验证提供了可行路径与实践参考。
随着片上系统(SoC)设计日益追求高性能与高可靠性,以满足各种AI应用场景处理海量数据的严苛要求。奇偶校验机制被广泛引入电路设计中以增强SoC数据传输的可靠性。然而,在宽位宽传输数据场景下,传统的奇偶校验电路设计面临校验复杂度高、译码延时大等问题,制约了SoC整体性能,如系统主时钟频率和数据访存带宽。针对这一技术难题,创新性地提出了一种面向SoC内存的AXI总线多级流水线奇偶校验电路设计方法。该设计通过流水线架构对校验过程进行分级优化,显著减小了数据通路中关键路径的延时。实验结果表明,在电路总面积增加0.47%和功耗上升0.24%的微小代价下,所提出设计方法实现了数据读/写通路关键路径的时序优化,将AXI总线写数据和读数据通道路径最大延时分别降低了18.62%和25.60%,有效提升了SoC整体性能与可靠性。
随机计算是一种新型计算范式,它使用概率来编码数值,这种表示使简单的逻辑门能够执行复杂的算术运算。这项工作提出了一种快速一元中值滤波器设计,提出的滤波器基于计数器生成随机数,使用随机相关逻辑组成最基本的排序网络单元,依据输出结果形成反馈回路,不消耗额外硬件面积,可动态实现提前结束运算,减小了巨大的电路延迟。实验结果表明,所提出的中值滤波器设计在实际比特流长度和能量消耗上均优于现有的滤波器设计,所提出的3×3窗口的中值滤波电路可以减少55.58%的能量消耗。利用中值滤波应用对加入椒盐噪声之后的图像进行了进一步验证,结果表明电路具有较好的精度。所提出的设计在16输入的排序网络应用中,在输入范围为[0,0.5]时,电路具有更低延迟,实际比特长度和能量可以减少50%。
随着集成电路复杂度和集成度的提高,诊断驱动的良率分析在加快物理故障分析和良率提升中愈发重要,但基于扫描测试的扫描链故障诊断精度低的问题却是DDYA的薄弱环节。文中研究了基于硬件架构改进的扫描链诊断技术—边路扫描,该技术通过时钟域或布局布线约束将扫描链进行分组,并为组内相邻扫描链引入循环移位的边路传输路径,将故障链数据传输至正常链后移出,再结合边路诊断算法对数据进行分析,实现了对多种故障情形的精准诊断。该架构较二维扫描具有更低的硬件开销,较双向扫描具有更高的诊断精度。基于多个电路的对比实验结果表明,相较基于软件的诊断技术,边路扫描的单故障诊断精度提升最高可达41%,双故障提升最高可达80%,三故障提升最高可达168%;同时,在各类故障情形中,诊断时间均缩短了90%以上,最高可缩短99%。研究证明了边路扫描诊断技术的可行性、稳定性、时间优势和精度优势,为复杂集成电路故障诊断提供了更高效、精准的解决方案。
连续微流控生物芯片(Continuous-Flow Microfluidic Biochips, CFMBs)因具有高精度、低试剂消耗和高可靠性,已广泛应用于各类生物、化学分析实验。CFMBs由流层和控制层两部分组成,其中控制层为实现复杂的控制逻辑需依赖大量片外压力控制器,因此采用多路复用器以较少数量的控制引脚进行逻辑控制。然而,现有相关工作在多路复用器的物理设计,尤其是控制阀门布局与通道布线的协同优化方面,尚未开展系统研究。为此,提出了一种基于离散粒子群优化的多路复用器布局布线协同优化方法。首先,通过阀门信息预处理限定控制阀门的可布局区域从而避免不合法布局、以提升布线可行性; 其次,采用离散粒子群优化算法构建协同优化框架,将控制阀门布局编码为粒子位置,利用内嵌A*算法的布线代价作为适应度值反馈,从而建立布局与布线的闭环反馈机制;最后,引入X结构布线方式以扩展布线解空间,进一步压缩控制通道长度。实验结果表明,所提算法在多个基准测试中表现优异,控制通道平均长度缩短了8.27%,相比传统R型布线,采用的X结构布线方式平均缩短了5.01%的通道长度,有效提升了控制阀门布局质量与控制通道布线效率。
针对在真空强电磁干扰环境下微弱推力测量信号易被噪声淹没而导致测量精度低、动态响应差的问题,提出一种基于卡尔曼滤波与电磁屏蔽相结合的信号降噪优化方案。该方案通过构建多层复合电磁屏蔽系统,从物理层面抑制空间辐射干扰;同时,建立测力计系统的动力学模型,并应用卡尔曼滤波算法对采集信号进行最优状态估计,以分离确定性推力信号与随机过程噪声和测量噪声。实验结果表明,该方案能够将信噪比(SNR)提升近30 dB,与传统低通滤波相比,在有效抑制噪声的同时,显著改善了系统的动态响应特性,为高精度、高动态范围的微推力测量提供了可靠的技术途径。
采用折叠式共源共栅与AB类输出相结合的两级运放,结合线性跨导环和输出阻抗自举技术设计了一款宽带低偏置电流轨对轨运算放大器。第一级采用折叠式共源共栅结构,通过并联NMOS与PMOS输入差分对管实现轨对轨输入,并通过适当的电流补偿设计确保第一级恒定输出阻抗。第二级采用AB类输出方式,通过跨导线性环可精确控制输出级静态电流,实现较好的驱动能力并降低了功耗,使用Gain-boosting技术将Cascode结构输出阻抗进一步提高进而增大增益。该运算放大器采用SMIC 180 nm MS BCD CMOS工艺设计。流片后,自主设计测试电路,绘制PCB电路板进而搭建测试平台,利用示波器、网络分析仪和频谱分析仪测量一款宽带低偏流轨对轨运算放大器的输入偏置电流、失调电压、开环增益、小信号带宽、压摆率和噪声等关键参数。测试结果表明,在负载电容为2 pF时,运放的低频增益为90 dB,增益带宽积为380 MHz。
介绍了基于Xilinx公司FPGA的高速实时信号处理雷达数字前端设计。雷达前端的FPGA充分利用其丰富的逻辑、RAM、DSP及高速接口等资源,实现万兆以太网、Microblaze和高速缓存等功能模块,使得该FPGA具有控制、预处理及高速数据传输功能,进而使得雷达处理前端具有硬件结构简洁、信号处理能力强、数据传输速度快等特点。在软件实现中,根据雷达波形特点精心设计高速数据读/写时序,使其数据传输能力满足设计要求。本设计在监视雷达项目中得到了成功应用,并取得了良好的效果。
基于比色原理结合多通道并行检测设计的高效检测技术开发了一种完全自动化的仪器。仪器可通过测定样品浊度了解微生物生长情况,集控温、振荡、培养功能于一体,加速微生物快速反应,可测试96孔板中微生物生长情况,实现多种微生物的在线监测培养。设计核心是通过光电二极管接收信号的强弱判定微生物的生长情况,光源通过一分八光纤实现8个样本通道的独立检测,再通过模/数转换芯片(ADC)将模拟信号转换为数字信号发送给主控制器,同时主控制器芯片控制电机、加热片、风扇等负载,实现溶液摇匀和控温功能,在保证检测精度的前提下大幅提高检测效率。
