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Design of system memory protection unit based on bus matrix
YANG Xiaogang, ZHU Zhangmin, WEI Jinhe, HU Kai
Integrated Circuits and Embedded Systems, 2025, 25(5): 16-23.   DOI: 10.20193/j.ices2097-4191.2025.0005

总线主机ID 总线主机 总线访问类型 可用的
用户 管理员 数据 指令 读 写 执行
0 内核 √ √ √ √ √ √ √ √
1 调试器 √ √ √ √ √ √ √ √
2 DMA — √ √ — √ √ — —
3 以太网 √ — √ — √ √ — —
4~7 对这些主机ID区域描述寄存器字段是保留的
Table 1 The assignment of MPU logic bus master
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