针对绝缘栅双极型晶体管(IGBT)功率模块在高速开关过程中产生的近场磁辐射干扰问题,采用仿真与实验相结合的方法对模块内部的空间磁场分布规律进行了系统性研究。首先,基于磁矢量势(MVP)理论,利用自主开发的有限元求解器对GCV900系列IGBT模块进行三维电磁场建模与仿真,分析了不同频率下模块内部的磁场分布特性。随后,搭建了三相无功测试平台,通过高精度近场磁探头对模块上不同位置的IGBT芯片表面的磁场进行了实验测量。仿真与实验结果均表明,近场磁辐射强度在模块内部呈不均匀分布,靠近直流输入端、处于主换流路径核心位置的IGBT芯片区域承受的磁场辐射最强,而靠近交流输出端的芯片区域所受影响最小。研究揭示了IGBT模块内部磁场辐射的分布规律,为功率模块的电磁兼容优化设计及近场耦合干扰抑制提供了理论依据和数据支持。
半导体设备是芯片制造的核心单元,承担光刻、刻蚀、薄膜沉积等关键工艺,其调度效率直接影响晶圆产能与工厂效益,设计出一个高效稳定的调度系统是保证最优产能的前提。然而,一方面,高精度、多环节的晶圆加工步骤使设备调度系统设计难度提升;另一方面,设备内对晶圆的调度效率会影响产能,导致对系统计算效率的要求较高。传统的调度设计方法往往基于遗传算法在解空间上搜索最优解,难以满足系统的实时性需求。文中设计通过对双集束型晶圆加工半导体设备中的出片限制、模块使用限制、禁止超片、阀门互斥限制、Just in Time共5个调度限制进行系统性分析,创新性地将加工仓任务池、机械臂任务池的任务调度问题抽象为混合整数规划(MIP)模型,并且基于数学规划求解器Gurobi进行快速求解,相较于传统算法求解速度提升了一个数量级。
在宇航等高可靠性应用环境中,由辐射引发的多节点翻转已成为影响静态随机存储器稳定性的关键因素。近年来,针对双节点翻转问题,基于辐射加固设计策略的多种抗干扰结构被提出并得到广泛研究,典型的如S8P8N、QUCCE12T、SARP12T、HRLP16T、RH20T、S6P8N与RH14T等。文中系统回顾了现有RHBD型SRAM结构在DNU容错方面的设计理念与关键性能指标,梳理其在可靠性、功耗、面积、访问速度及静态稳定性等方面的优势与局限,并对比分析不同设计策略的适用场景。最后,指出当前RHBD结构在细粒度容错控制与综合性能平衡方面仍面临的挑战,未来设计可在电荷传播路径抑制、反馈机制优化等方向进一步突破。
针对FPGA相关实验教学受场地和师生时间制约、传统的现场离线板卡实验难以统计师生教与学的过程数据等问题,基于紫光同创FPGA平台设计并实现了一套面向数字电路教学的远程实验系统。该系统融合软硬件协同设计理念,不仅实现了模拟JTAG进行远程下载与升级、代码固化、波形采集与信号发生等功能,还完成了双通道信号发生器和频谱仪的功能拓展。通过集成远程摄像头与数字孪生界面,系统可通过以太网实时回传实验现象,支持用户远程交互与实验状态监控,构建了一个沉浸式、可扩展的远程实验环境。
针对传统MOSFET测试流程繁琐、依赖大型仪器且智能化程度低等难题,设计了一套集成大语言模型(LLM)与“雨珠S”便携硬件的自动化测试系统。该系统以“雨珠S”仪器为核心,通过一体化PCB载板实现特性曲线、阈值电压、导通电阻等参数的测试,并创新性地利用Gemini API赋能软件实现PDF数据手册自动解析、测试参数智能推荐与测试结果的深度误差分析。对IRF7401器件的测试结果表明,系统获取的关键动静态参数与数据手册及仿真值吻合良好,验证了该测试方案的准确性与可行性,为终端用户进行器件性能评估提供了一种高效、智能的便携式新方法。
集成电路测试机(Automatic Test Equipment,ATE)是用于验证芯片功能与性能的核心设备,传统测试方法存在效率低、精度不足等问题,为此提出一种基于ST3020 ATE测试机的自动测试方案,该设备具备自动化、高效率、高精度、宽量程、高灵活性与良好扩展性等特点。以芯片UC2625为测试对象,通过软件层面编写自动测试代码,硬件层面设计接口板PCB,结合循环测试、数组存储与比对等技术,系统研究了该芯片的逻辑功能与关键参数指标,最终实现了完整的ATE自动测试方案。测试结果与芯片手册规格相符,满足实际测试要求。方案在自动测试方法上进行了有益探索,为我国ATE测试技术的自主发展提供了重要参考。
基于TSMC 65 nm CMOS工艺设计了一款适用于100 Gb/s PAM-4信号的接收机AFE。采用CTLE+VGA+TIA结构,CTLE负责补偿信道损耗,VGA+TIA实现增益控制。CTLE部分结合共源共栅结构、负电容补偿及可调低通滤波技术,在奈奎斯特频率(25 GHz)处实现了2.7~18 dB的补偿范围。VGA与基于反相器的跨阻放大器(TIA)级联,通过4位DAC实现增益以1 dB步进在-3~12 dB范围内精确可调。连续时间线性均衡器(CTLE)及可变增益放大器(VGA)模块输出部分创新性地采用反向耦合电感峰化技术,以拓展带宽、提升增益并优化噪声。同时,TIA采用峰化电感带宽拓展及低阻抗路径噪声优化技术,进一步将系统1 dB带宽拓展至42.8 GHz,同时优化了噪声。此外,提出基于gm-boosting的级间磁反馈技术,在VGA+TIA级间形成三耦合电感结构,有效提升了整体增益。版图核心面积为0.175 mm2,后仿真结果表明,在补偿5/10/15 dB@25 GHz信道损耗时,整体功耗低于18.7 mW,均方根噪声不超过1.08 mVrms,且能成功开启原本闭合的眼图,各项指标均达到或优于设计目标。
针对Chiplet互连场景下100 Gb/s PAM-4有线接收机模拟前端面临的带宽、线性度与集成度三重挑战,设计了一种基于跨导-跨阻放大器连续时间线性均衡器的高性能模拟前端,实现对信道的高效均衡补偿。该模拟前端同时也集成了由非对称T-coil、可编程衰减器与AC耦合器组成的宽带输入匹配网络,用于提高系统的线性度。内置的基于跨导-跨阻放大器的两级级联连续时间线性均衡器不仅能够同时实现低频到高频增益的大范围调整,而且具有可变增益放大器的功能。基于28 nm CMOS工艺设计的模拟前端,核心面积为0.012 mm2,功耗为9.94 mW,均衡调节范围达2.25~13.39 dB。均衡后100 Gb/s PAM-4输出信号眼高超过100 mV,眼宽超过0.52 UI。
全球 “垃圾围城” 问题加剧,智能垃圾分类成为研究热点,但嵌入式平台普遍面临 “算力有限-实时性高-识别精度优” 的权衡困境。在传统方案中,云端架构依赖数据传输导致延迟高,纯嵌入式架构算力不足,云边协同架构仍存在交互延迟,均难以满足实际需求。文中提出基于 FPGA-STM32 的异构协同计算架构,FPGA 承担图像预处理与卷积并行计算,STM32负责全连接层运算与分类决策;同时优化轻量化卷积神经网络,经“单卷积层+三层全连接层”结构裁剪,引入INT16量化与钳位机制平衡精度与硬件适配性。实验结果表明,系统对10类生活垃圾的识别准确率达 83.33%,较MATLAB平台推理加速15.675倍,处理延时仅40.004 ms,FPGA核心资源占用率低,可高效部署于社区、家庭等嵌入式垃圾分类场景。
随着人工智能与深度学习应用的快速发展,张量计算对高能效、多精度计算硬件加速器提出了迫切需求。传统通用处理器在处理大规模矩阵乘法运算时存在能效瓶颈,而现有专用加速器往往难以灵活支持多种数据精度与混合计算模式。文中基于可重构架构设计了一款支持多精度与混合精度的张量处理单元,支持INT4、INT8、FP16、BF16、FP32五种数据精度及FP16+FP32、BF16+FP32两种混合精度模式,可高效完成3种不同维度(m16n16k16、m32n8k16、m8n32k16)的矩阵乘加运算。通过可重构计算阵列、动态数据流控制、多模式缓存设计及统一的浮点处理单元,实现了硬件复用率与计算效率的显著提升。在VCU118 FPGA平台上综合频率达251.13 MHz,算力最高达257.16 GOPS/GFLOPS(INT4/INT8/FP16/BF16)和64.29 GFLOPS(FP32)。该设计可广泛应用于深度学习推理、自动驾驶、医疗影像等对计算能效和灵活性要求较高的场景。
研究了一种低噪声、高压、高输出电流功率运算放大器,包含了低噪声PMOS输入级、电压增益级以及一个由跨导线性环偏置的Class AB输出级。为确保运算放大器的稳定性,采用Cascode频率补偿。为确保电路的可靠性,集成了具有迟滞特性的过温保护电路与限流电路,防止输出功率管在极端工况下发生热烧毁。电路设计基于SMIC 180 nm BCD(Bipolar-CMOS-DMOS)工艺,采用60 V DMOS与1.8 V CMOS晶体管,工作电压范围为±(4~30)V,工作温度范围为-55~+125 ℃。仿真验证结果显示,该运放的等效输入电压噪声为8.85 nV/$\sqrt{Hz}$,输出电流可达400 mA,直流增益为143.3 dB,单位增益带宽为6.80 MHz,压摆率为33.7 V/μs,失调电压为33.74 μV,芯片面积为1.79×1.12 mm2。该运算放大器在车载电子系统的精密采样、传感器接口及功率器件驱动等领域具有广阔的应用前景。
