Figure/Table detail

An efficient DDR4 debugging and testing method for SoC designs
JIANG Yande, MA Jingbo, ZHANG Guangda, WANG Dongsheng, XU Shi, PEI Bingxi, WANG Huiquan
Integrated Circuits and Embedded Systems, 2025, 25(11): 31-37.   DOI: 10.20193/j.ices2097-4191.2025.0069

测试项目 测试方法描述 结果
定向读/写测试 针对特定地址进行固定数据模式的读/写验证 通过
BIST读/写压力测试 通过内置自检模块进行高频率连续读/写操作,检测稳定性 通过
全地址读/写测试 遍历所有存储地址单元,验证地址译码完整性、并验证全地址读/写正确性 通过
变化数据pattern测试 采用交替01、全0、全1、随机数等多样化数据模式测试 通过
变化地址步长读/写测试 以不同地址步长(1/2/4/8等)进行跳跃式读/写,检测地址线干扰 通过
变化地址升降顺序测试 按升序(0→max)、降序(max→0)交替访问地址 通过
变化数据大小块测试 测试不同数据块大小(8 B/16 B/32 B等)的突发传输能力,以及部分写功能 通过
低功耗功能测试 在多种低功耗模式下验证DDR是否能正常进入和退出各种低功耗状态 通过
Table 1 The DDR bare-metal level test cases and experimental results
Other figure/table from this article