Chiplet系统由多个独立设计、制造和测试的芯粒集合而成,为后摩尔时代高性能计算提供了重要路径。然而,新型Chiplet场景重构了传统单片系统级芯片(system-on-chip,SoC)的硬件安全边界,并对安全测试提出了新的要求。文中综述Chiplet硬件安全威胁、防御机制与测试验证研究,分析现有SoC安全测试技术在Chiplet场景下的适用性,归纳面向Chiplet场景的新型测试需求,并提出面向组合信任的芯粒生命周期安全测试与验证流程,同时分析测试基础设施可能引入的安全问题,最后总结相关技术的发展方向与关键挑战。
随着CMOS工艺节点持续微缩,诸如负偏压温度不稳定性(NBTI)等老化效应日益显著,并已成为电路可靠性的关键影响因素,对集成电路因老化引起的性能退化进行精确预测,有助于降低现场失效的风险。一种具有前景的预测范式是持续采集芯片运行条件,包括供电电压、温度、信号占空比以及部分性能退化信息,据此构建机器学习模型,并利用历史退化观测数据预测未来的退化趋势。这一能力与硅生命周期管理(SLM)的目标高度契合,后者旨在监测、分析并优化芯片在整个运行寿命期间的性能。文中提出条件自回归Transformer(CAT),一种仅含解码器的序列预测模型,该模型以芯片运行环境及历史退化轨迹为条件,预测未来时间范围内的退化轨迹。CAT利用因果注意力机制捕获NBTI老化动态中固有的时间依赖性,从而基于部分传感器数据实现多步外推。实验结果表明,CAT能够实现精确的退化预测,为先进CMOS工艺下基于SLM的可靠性管理提供了一种实用解决方案。
在三维存储系统中,die-to-die互连结构的簇状缺陷是影响系统可靠性的关键因素之一。针对该问题,提出了一种基于片上纠错码(OD-ECC)时空错误信息的实时诊断方法。该方法利用连续多次数据读取中的错误位置信息识别故障模式,并创新性地引入ECC症候(syndrome)作为补充判据,有效区分簇状缺陷导致的固定型故障与随机软错误。建立了die-to-die互连阵列与簇状缺陷的数学模型,推导了不同判断阈值下召回率(Recall)与精确率(Precision)的解析表达式,并搭建了蒙特卡洛仿真平台进行验证。仿真结果表明,在随机错误概率p=10-4、连续读取次数k=12的条件下,所提方法对1×2与2×2 簇状缺陷的召回率分别达98.97%和96.24%,精确率分别为 99.74%和99.16%,显著优于仅利用位置信息的基础诊断方法。所提方法以小幅精度损失为代价,大幅提升了簇状缺陷的检测能力,为三维存储系统可靠性设计提供了有效支撑。
介绍了一款采用55 nm CMOS工艺制造的10位、1 GSa/s、八通道时间交织逐次逼近寄存器(TI-SAR)ADC的设计及系统性宽温表征。该TI-SAR ADC由8个异步 SAR 子 ADC 构成,并集成局部参考缓冲、基于SRAM和SPI的数据传输、片外失配估计以及片上可调采样延时校正。采用低频和近奈奎斯特频率输入信号,在宽温范围内对芯片进行测试,并从有效位数(ENOB)、信噪比(SNR)、谐波失真以及与时间交织相关的残余频谱分量等方面分析测量结果。测试结果表明,该ADC在整个测试温度范围内可以实现6.37~6.79位的有效位数(ENOB);对于49.987 8 MHz和450.012 2 MHz输入信号,温度由-25 ℃ 升高至 95 ℃ 时,SNR分别下降1.35 dB和1.71 dB,整体功耗为22.36 mW。进一步利用完整的高温校准记录验证了在最严苛测试条件下时序校正链路仍能正常工作。归一化误差功率分析结果表明,高温性能退化主要源于残余背景误差增加,而非校准后时间交织失配恶化,为宽温 TI-ADC 的鲁棒性评估和残余误差诊断提供了依据。
目前,自动测试设备(ATE)的测试通道数量限制了单次可测试的集成芯片(IC)数量。提出一种基于电容耦合的多IC并行无线测试架构。该架构将测试板电容极板上的信号耦合至IC底部的电容极板,信号经硅通孔(TSV)传输至中介层中的测试电路。通过系统信息块(System Information Block,SIB)控制信号进入芯片的路径,利用电容耦合实现测试信号的无线传输。通过仿真实验验证了所提方法的可行性。实验结果表明,该方法能够实现并行无线测试的可行性并具备潜在的并行测试能力,无线测试信号传输速率可达119.21 MB/s。
随着人工智能大模型、超大规模数据中心和高性能计算的快速发展,系统互连正向更高速率、更高带宽密度和更低功耗方向演进。硅光子集成芯片(Silicon Photonic Integrated Circuit,SiPh PIC)凭借CMOS工艺兼容、高集成度和低功耗等优势,已成为高速光互连和光电共封装(Co-Packaged Optics,CPO)光引擎的重要技术基础。然而,标准单模光纤与硅波导之间存在显著的模场尺寸失配,同时端面反射、折射率不连续和对准误差也会引入额外损耗,使高效率、可重复的光纤耦合成为晶圆级测试、封装集成及CPO光引擎验证中的关键挑战。论文围绕晶圆级硅光PIC光纤耦合技术展开综述。首先,介绍自动化耦合系统的组成、测试流程及误差来源;随后,重点分析光栅耦合和边缘耦合的工作原理、典型结构及性能特点;接着,进一步讨论单模光纤、透镜光纤、光纤阵列和新型光探针等耦合器件,以及主动对准、被动对准和自动化耦合控制算法;最后,对光纤耦合技术向低损耗、高容差、多通道并行、自动化寻优和数据闭环方向的发展趋势进行展望。该研究可为硅光PIC晶圆级测试平台构建、光纤阵列封装和CPO光引擎集成验证提供重要参考。
制造良率学习与失效分析通常从少量经扫描电子显微镜(Scanning Electron Microscope, SEM)或电性分析确认的问题位置开始。为扩大物理复查范围,提出由已知缺陷驱动的多实例版图检索系统 R2-Layout。该系统结合结构感知的检测器-描述子学习、旋转与镜像增强、模板引导候选热力图及局部几何验证,在大版图中检索方向变化或局部裁剪后的相似结构。在包含50张拼接版图和400个真值实例的可控基准上,系统取得了0.962 6的中心命中精度、0.965 0的中心命中召回率和0.970 0的交并比(Intersection over Union, IoU)阈值 0.1(IoU@0.1)召回率。进一步,在6个OpenROAD完整布线设计(routed design)版图上随机构造300个查询,中心命中召回率和IoU@0.1召回率分别达到 0.970 0 和0.973 3,表明模型在复杂完整布线背景下仍能够稳定定位查询结构。真实案例进一步从一处 SEM 确认的桥连缺陷出发,在同一晶圆不同裸片的500 μm版图窗口中发现3个额外待复查位置,后续SEM在其中一处观察到形态相似的桥连缺陷。结果表明,该方法可支持“缺陷定位-相似结构扩展-物理复查”的工程闭环,但版图相似性本身不等同于缺陷判定或成因解释。
为应对AI算力芯片TPU PCIe高速接口在多维应力下性能裕度快速缩小的挑战,构建了包含信道损耗、抖动、电源噪声、信道损伤的四维应力模型,开发了自动化测试平台,并引入实验设计(DoE)与方差分析方法,实现了系统级裕度表征与性能边界识别。对某TPU PCIe Gen5链路进行实测与分析,结果表明,信道损耗是影响眼图闭合的首要短板(贡献率为42%),损耗与抖动的交互效应贡献率达18.7%,揭示了高损耗下抖动敏感度显著增强的脆弱点。基于全因子实验绘制的BER=1E-12性能边界图,成功预测了传统单变量测试未能发现的3处失效区域。设计方法实现了从“通过/失败”到“裕度量化”的范式转变,为AI算力芯片高速接口的可靠性设计提供了量化依据。
随着CMOS工艺持续微缩至55 nm节点,栅氧化层厚度减薄,经时介质击穿(TDDB)将成为制约芯片可靠性的关键失效机制。在栅氧化层TDDB寿命预测中,E模型、1/E模型、幂律模型和$\sqrt{\mathrm{E}}$模型的适用性长期存在争议,不同模型外推结果差异可达几个数量级,直接影响芯片寿命评估的准确性。基于某55 nm工艺栅氧化层TDDB加速寿命测试数据,系统比较了4种主流加速模型在不同应力电压区间(高压区2.7~2.85 V与低压区2.55~2.7 V)的拟合度与外推一致性。计算发现,4种模型均能较好地拟合各自测试数据,但模型适用性呈现显著的电压区间依赖性:高压区E模型拟合度最高R2=0.996 6,1/E模型最低R2=0.994 5;低压区1/E模型拟合度最高R2=0.991,E模型最低R2=0.987 9。幂律模型和$\sqrt{\mathrm{E}}$模型在两个区间均表现居中。测试结果表明,单一模型无法覆盖全电压范围,模型选取应基于应力条件与实际工作电压的相对关系。结合渗流理论、热化学模型与阳极空穴注入模型的理论框架,揭示了不同模型的物理适用边界,并基于高压区最优模型外推得到该55 nm栅氧化层在正常工作电压下的特征寿命。研究结果为先进工艺节点TDDB寿命评估模型选取提供了实验依据,对芯片可靠性设计具有工程指导意义。
